Sharma, A.(2015). FPGA Implementation of a High Speed Multiplier Employing Carry Lookahead Adders in Reduction Phase. International Journal of Computer Applications, 116(17), 27-31. doi:10.5120/20430-2760
MLA ZitierstilSharma, Abhay. "FPGA Implementation of a High Speed Multiplier Employing Carry Lookahead Adders in Reduction Phase". International Journal of Computer Applications, 116.17 ( 2015 ): 27-31.
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